LA 2 MODUL 2

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja

5. Video

6. Analisa

7. Download

1. Jurnal [Kembali]

Gambar 1.Jurnal Percobaan 2 Modul 1

2. Alat dan Bahan [Kembali]

1. Alat

a.. Jumper

Gambar 2. Jumper

b.Panel DL 2203D

c.Panel DL 2203C

d.Panel DL 2203S

Gambar 3. Modul De Lorenzo

2. Bahan

a. IC 74Ls112(JK filp flop)

Gambar 4. IC 74LS112

b. IC 7404

Gambar 5. IC 7404

c. IC 7432

Gambar 6. IC 7432

b. Power DC

Gambar 7. Power DC

c. Switch (SW-SPDT)

Gambar 8. Switch

d. Logicprobe atau LED

Gambar 9. Logic Probe

3. Rangkaian Simulasi [Kembali]

Kondisi 1

Gambar 10. Kondisi 1 Percobaan 2

Kondisi 2

Gambar 11. Kondisi 2 Percobaan 2

Kondisi 3

Gambar 12. Kondisi 3 Percobaan 2

Kondisi 4

Gambar 12. Kondisi 4 Percobaan 2

Gambar 13. Kondisi 4 Percobaan 2

4. Prinsip Kerja [Kembali]

Pada rangkaian ini, kita menggunakan Modul d'Lorenzo dengan konfigurasi sebagai berikut:

Input B0 dihubungkan ke input R pada J-K Flip Flop.
Input B1 dihubungkan ke input S pada J-K Flip Flop.
Input B2 dihubungkan ke input CLK pada J-K Flip Flop.
Kaki J dan K disambungkan ke VCC.

VCC dan ground juga dihubungkan agar rangkaian memperoleh daya untuk beroperasi.

Dalam rangkaian ini, kita membentuk T Flip Flop, yaitu sebuah rangkaian J-K Flip Flop di mana input J dan K bernilai 1, sehingga disebut T aktif. Rangkaian ini mencakup switch, VCC, J-K flip flop, dan logic probe.

Pertama, kita perhatikan kaki S dan R pada J-K Flip Flop karena keduanya adalah input prioritas. Pada gambar, tampak bahwa nilai input S dan R adalah 1. Karena input S dan R bersifat active low dan akan aktif jika bernilai 0, maka dengan kondisi nilai 1, S dan R dapat diabaikan. Fokus selanjutnya diarahkan pada kaki J, K, dan CLK.

T Flip Flop aktif saat J dan K bernilai 1, menciptakan kondisi toggle di mana output akan berubah setiap kali clock dipicu. Kaki clock di sini bersifat active low, sehingga untuk mengaktifkan CLK, kita perlu memberi trigger pada fall time pada input CLK.

Setiap kali CLK dipicu dengan fall time, output rangkaian akan berubah ke nilai yang berlawanan dengan keadaan sebelumnya.

5. Video [Kembali]

Video Percobaan