TP 1 M2 SISDIG

 [KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Kondisi

2. Gambar Rangkaian Simulasi

3. Video Simulasi

4. Prinsip Kerja Rangkaian

5. Link Download

1. Kondisi [kembali]

Percobaan 1 Kondisi 3

Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=0, B2=1, B3=clock, B4=1, B5=tidak dihubungkan, B6=clock

2. Gambar Rangkaian Simulasi [kembali]

• Sebelum dijalankan

• Setelah dijalankan

3. Video Simulasi [kembali]

 

4. Prinsip Kerja Rangkaian [kembali]

Prinsip Kerja berdasarkan gambar rangkaian:

• D Flip-flop

    Pertama, kita perlu memperhatikan input pada IC 7474 ini. B1 terhubung ke VCC, sehingga mengalirkan arus dengan logika 1 ke pin S. Di sisi lain, B0 terhubung ke ground, menjadikan input pin R berlogika 0. Pin D tidak terhubung, sedangkan pin CLK terhubung ke input clock. Pada IC 7474, terdapat simbol bulatan kecil di pin RS, yang menunjukkan bahwa pin ini bersifat aktif low—artinya, akan aktif jika inputnya adalah logika nol (rendah), dan tidak aktif jika inputnya logika 1 (tinggi). Karena salah satu pin RS memiliki logika 1 maka input lainnya seperti pin D dan clock, diabaikan atau tidak dianggap, yang menunjukkan bahwa RS aktif. Pin S menerima input logika 0, sehingga pin S aktif, sedangkan pin R menerima input logika 1, sehingga pin R tidak aktif, yang menghasilkan kondisi set. Berdasarkan tabel kebenaran RS flip-flop, ketika S aktif (logika 1) dan R berlogika nol, maka output Q akan bernilai 1, sementara Q' merupakan kebalikan dari Q yaitu 0.

• J-K Flip-Flop

    Perhatikan input pada IC 74LS112. Pin B1 terhubung ke VCC, sehingga mengalirkan arus dengan logika 1 ke pin S. Sementara itu, B0 terhubung ke ground, sehingga input ke pin R memiliki logika 0. B2 dan B4 juga terhubung ke VCC, sehingga pin J dan K masing-masing memiliki logika 1. Pin CLK terhubung ke input clock. Dalam kondisi ini, pin S menerima input logika 0, yang membuat pin S aktif, sedangkan pin R menerima input logika 1, yang membuat pin R tidak aktif. Dengan demikian, flip-flop berada pada kondisi set dengan Q=1 dan Q'=0. Karena RS aktif, input lainnya seperti J, CLK, dan K diabaikan. Berdasarkan tabel kebenaran RS flip-flop, ketika  S=1 dan R=0, output Q akan bernilai 1, sementara Q' adalah kebalikannya, yaitu 0.

5. Link Download [kembali]

Link Simulasi Rangkaian klik disini

Link Video klik disini

Link HTML klik disini

Download Datasheet 74LS112 klik disini

Download Datasheet 7474 klik disini

Download Datasheet Switch klik disini