TP 2 M2 SISDIG
Percobaan 1 Kondisi 3
Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=0, B2=1, B3=clock, B4=1, B5=tidak dihubungkan, B6=clock
- Sebelum dijalankan
- Setelah dijalankan
Berdasarkan gambar prinsip kerjanya :
Pada awalnya, pin B1 terhubung ke ground, sehingga pin S memiliki logika 0 sebagai input. Sementara itu, B0 berfungsi sebagai Clock, menyebabkan input pada pin R berubah-ubah seiring waktu. Input J dan K terhubung ke VCC, sehingga masing-masing berada pada logika 1. Pin CLK terhubung dengan B2, yang juga terhubung ke VCC, sehingga berlogika 1. Pin S dan R memiliki karakteristik aktif low, artinya hanya akan aktif ketika diberikan logika nol; jika diberi logika 1, keduanya tetap tidak aktif. Dalam situasi ini, karena pin S memiliki logika nol, maka S akan aktif (SET), sedangkan perubahan pada pin R akan menyebabkan dua kemungkinan hasil.
- Jika S aktif dan R tidak aktif
Kondisi ini dikenal sebagai Set, di mana S aktif sehingga input lainnya seperti J, K, dan CLK tidak diperhitungkan. Berdasarkan tabel kebenaran RS Flip Flop, jika S=1 (aktif) dan R=0, maka Q=1 dan Q' (kebalikannya) menjadi 0.
- Jika S aktif dan R juga aktif
Pada kondisi ini, input yang berpengaruh adalah input JK dan CLK. Input JK berada pada logika 1, yang berarti kondisi ini disebut Toggle, di mana output Q dan Q' akan berubah secara bergantian. Namun, perubahan output ini hanya terjadi jika pin clock dihubungkan dengan sinyal clock, sedangkan dalam percobaan ini B2 hanya memiliki logika 1, sehingga output tidak berubah dan menghasilkan Q=1 dan Q'=1 (terlarang). Hal ini mungkin juga disebabkan oleh konsep logika yang digunakan.
Download Datasheet 74LS112 klik disini
Download Datasheet Switch klik disini
Komentar
Posting Komentar